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更新時(shí)間：2025.05.31
EDA：4-16譯碼器電路的設(shè)計(jì)

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1 院（系）名稱 班 別 姓名 專業(yè)名稱 學(xué)號(hào) 實(shí)驗(yàn)課程名稱 EDA 技術(shù)與應(yīng)用 實(shí)驗(yàn)項(xiàng)目名稱 4-16譯碼器電路的設(shè)計(jì) 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)地點(diǎn) 實(shí)驗(yàn)成績 指導(dǎo)老師簽名 【實(shí)驗(yàn)?zāi)康摹?1. 了解 QuartusII 中電路圖輸入和 VHDL 程序輸入方式。 2. 掌握基于 FPGA 的 4-16 譯碼器電路的設(shè)計(jì)方法。 【實(shí)驗(yàn)元器件和模塊】 元器件：按鍵、發(fā)光二極管 模塊： 4-16 譯碼器 decoder4_16 模塊 【實(shí)驗(yàn)步驟】 首先要建立設(shè)計(jì)項(xiàng)目，然后在 Quartus II 集成環(huán)境下，執(zhí)行“ File ”菜單的“ New”命令， 或者直接按主窗口上的“創(chuàng)建新的文本文件”按鈕，在彈出的新文件類型選擇對(duì)話框中，選擇 “ VHDL File ”，進(jìn)入Quartus II 的 VHDL 文本編輯方式。 編輯源程序 decoder4_16.vhd 。 library ieee; use

8位計(jì)數(shù)譯碼器的設(shè)計(jì)

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【例 4.15】用模塊例化方式設(shè)計(jì) 8位計(jì)數(shù)譯碼器電路系統(tǒng)。 在 8 位計(jì)數(shù)譯碼系統(tǒng)電路設(shè)計(jì)中， 需要事先設(shè)計(jì)一個(gè) 4 位二進(jìn)制加法計(jì)數(shù)器 cnt4e 模塊 和一個(gè)七段數(shù)碼顯示器的譯碼器 dec7s模塊，然后用模塊例化方式將這兩種模塊組成計(jì)數(shù)譯 碼系統(tǒng)電路。 1. 4位二進(jìn)制加法計(jì)數(shù)器 cnt4e 的設(shè)計(jì) cnt4e 的元件符號(hào)如圖 4.11 所示， clk 是時(shí)鐘輸入端； clr 是復(fù)位控制輸入端，當(dāng) clr=1 時(shí)計(jì)數(shù)器被復(fù)位，輸出 q[3..0]=0000；ena 是使能控制輸入端，當(dāng) ena=1 時(shí)，計(jì)數(shù)器才能工 作； cout 是進(jìn)位輸出端，當(dāng)輸出 q[3..0]=1111 時(shí)， cout=1。 Cnt4e 的 Verilog HDL 源程序 cnt4e.v 如下： module cnt4e (clk,clr,ena,cout,q); input clk,clr,ena; o

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