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更新時間:2025.05.31
基于MCML的高性能三值D型觸發(fā)器的設計

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MCML電路由于具有高速低擺幅、抗干擾能力強、在高頻下比傳統(tǒng)CMOS電路功耗更低等優(yōu)點,越來越受到廣泛關注.通過分析二值MCML電路的設計方法,引入與參考電壓進行比較的思路,設計了一種結構簡單的新型高性能三值D型觸發(fā)器.采用TSMC 180nm工藝,使用HSPICE進行模擬.結果表明,所設計的觸發(fā)器不僅具有正確的邏輯功能,工作頻率達到10GHz,平均D-Q延時和PDP也比傳統(tǒng)CMOS三值觸發(fā)器有明顯降低,且隨著工作頻率的上升,PDP不斷下降,適合于高速和高工作頻率的應用.

一種抗單粒子全加固D觸發(fā)器的設計

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采用當前成熟的兩種抗單粒子翻轉鎖存器構成了主從D觸發(fā)器,在D觸發(fā)器加固設計中引入了時鐘加固技術,對輸出也采用了加固設計。仿真對比顯示本設計的加固效果優(yōu)于國內同類設計。

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