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更新時間：2025.05.31
EDA：4-16譯碼器電路的設計

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頁數(shù)： 3頁

1 院（系）名稱 班 別 姓名 專業(yè)名稱 學號 實驗課程名稱 EDA 技術與應用 實驗項目名稱 4-16譯碼器電路的設計 實驗時間 實驗地點 實驗成績 指導老師簽名 【實驗目的】 1. 了解 QuartusII 中電路圖輸入和 VHDL 程序輸入方式。 2. 掌握基于 FPGA 的 4-16 譯碼器電路的設計方法。 【實驗元器件和模塊】 元器件：按鍵、發(fā)光二極管 模塊： 4-16 譯碼器 decoder4_16 模塊 【實驗步驟】 首先要建立設計項目，然后在 Quartus II 集成環(huán)境下，執(zhí)行“ File ”菜單的“ New”命令， 或者直接按主窗口上的“創(chuàng)建新的文本文件”按鈕，在彈出的新文件類型選擇對話框中，選擇 “ VHDL File ”，進入Quartus II 的 VHDL 文本編輯方式。 編輯源程序 decoder4_16.vhd 。 library ieee; use

8位計數(shù)譯碼器的設計

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【例 4.15】用模塊例化方式設計 8位計數(shù)譯碼器電路系統(tǒng)。 在 8 位計數(shù)譯碼系統(tǒng)電路設計中， 需要事先設計一個 4 位二進制加法計數(shù)器 cnt4e 模塊 和一個七段數(shù)碼顯示器的譯碼器 dec7s模塊，然后用模塊例化方式將這兩種模塊組成計數(shù)譯 碼系統(tǒng)電路。 1. 4位二進制加法計數(shù)器 cnt4e 的設計 cnt4e 的元件符號如圖 4.11 所示， clk 是時鐘輸入端； clr 是復位控制輸入端，當 clr=1 時計數(shù)器被復位，輸出 q[3..0]=0000；ena 是使能控制輸入端，當 ena=1 時，計數(shù)器才能工 作； cout 是進位輸出端，當輸出 q[3..0]=1111 時， cout=1。 Cnt4e 的 Verilog HDL 源程序 cnt4e.v 如下： module cnt4e (clk,clr,ena,cout,q); input clk,clr,ena; o

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